Verilog HDL (Hardware Description Language) - это язык описания аппаратуры.

Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию).

На нашем сайте мы уделяем довольно много внимания этому языку - он довольно прост в освоении, позволяет довольно быстро понять основные принципы разработки микросхем.

Чтобы Вы могли быстрее освоить его мы подготовили несколько уроков по языку Verilog:

• Часть 1. Базовые типы источников сигнала в языке Verilog HDL - это wire, reg, шины. Группирование логики в модули (module / endmodule). Входные и выходные сигналы модулей.
• Часть 2. Простейшие модули AND, NAND, OR, NOR, XOR, XNOR, NOT. Установка экземпляров модулей и соединение их проводами. Иерархия модулей в языке описания аппаратуры Verilog HDL.
• Часть 3. Арифметические и логические действия в языке Verilog. Операторы сложения и вычитания (+ , -) , логический и арифметический сдвиг ( << , >> , >>> ), битовые операции ( & , | , ^, ~ ), булевые операции ( && , || , ! ), операторы редукции, условного выбора ( ? ) и сравнения.
• Часть 4. Поведенческие блоки. Конструкции always, if-else, case-endcase, циклы for(...).
• Часть 5. Синхронная логика и триггера в Verilog HDL. Блокирующее и не блокирующее присваивание.

Еще, все описание можно выкачать сразу в виде одного PDF файла: Введение в Verilog (462.03 Кбайт)

Отдельная тема, тем не менее связанныая с Verilog - это симуляция проектов. Мы рекомендуем для функциональной симуляции проектов простое и эффективное средство Icarus Verilog + GtkWave.

Мы рассказываем, как использовать эти инструменты.

Особенности программирования на языке Verilog и возможные типичные ошибки в статье Verilog Gothcas.

Чтобы читателям было проще понять, как язык программирования Verilog может описывать цифровые схемы мы готовим ряд статей, которые показывают соответствие языковой конструкции и соответствующего графического представления схемы.

Мы называем этот раздел сайта "Verilog в картинках":