ТЕМА: Вопросы по языку Verilog

module choice_sign (signal,sign_takt,sign_number_adr,signal_mod10);
					input signal; // иследуемый signal
					output reg [3:0]sign_takt;//счетчик кол-ва исслед. сигналов
					output reg [2:0]sign_number_adr;//адресс исследуемого сигнала
					output wire signal_mod;//сигнал сброса счетчика периодов
						
 
always @(posedge signal or posedge signal_mod)
	if (signal_mod)
					sign_takt <= 1'd0;
	else					
					sign_takt <= sign_takt + 1'd1;
  
assign signal_mod = sign_takt[1] & sign_takt[3];
 
always @(posedge sign_takt[3])
  sign_number_adr <= sign_number_adr + 1'd1;

endmodule

module sign_mux (sign_number_adr, sign_takt[3], signal, isled_sign);
  
  input wire [2:0] sign_number_adr;//адрес иследуемого сигнала
  input wire sign_takt[3];//сигнал для формирования паузы после переключения MUX на след исслед сигнал
  input wire [6:0] isled_sign;//массив исследуемых сигналов
  output reg signal;
  

  always @ *
  
 if (sign_takt[3])
	signal = 1'd0;
 else
begin
  case(sign_number_adr)
        3'b000: signal = isled_sign [0]; 
        3'b001: signal = isled_sign [1];
	3'b010: signal = isled_sign [2];
	3'b011: signal = isled_sign [3];
	3'b100: signal = isled_sign [4];
	3'b101: signal = isled_sign [5];
	3'b110: signal = isled_sign [6];
  default 
  signal = 7'b0000000;
endcase
end
	
endmodule