ТЕМА: Вопросы по языку Verilog

input wire clk;	// тактирующий сигнал (80 мгц)
input wire wr;  // сигнал выбора операции записи\чтения
input wire cs;  // строб операции
input wire [7:0] data8;  // шина данных\команд плис

output reg [16:0] adr_ram; // шина адреса для ram
output reg adc_enc;	// управление выборкой из АЦП
output reg reg_adc_cs;	// управление регистром АЦП
output reg reg_ram_cs; // управление регистром RAM
output reg ram_wr;		// сигнал выбора операции RAM запись\чтение
output reg ram_oe;     // строб операции с RAM

reg[16:0] adr_value;	// внутренний регистр адреса RAM для операций
reg wait_add_byte;		// признак ожидания доп. байта команды
reg	[2:0] commtype;     // команда
reg int_wr;             // сохранение копии сигнала wr
reg [7:0] adr_step;     // шаг приращения адреса для чтения RAM

always @(cs)  // при изменении cs
begin
	if (cs==1)
		begin
			// дешифровка записываемой в ПЛИС команды   
			int_wr<=wr;	// сохраним вид операции (чтение\запись)

			if (wr==0) // запись команды в ПЛИС
				begin
					if (wait_add_byte==0) // принимаем первый байт
						begin
							wait_add_byte<=1;     // в следующий раз принимаем доп. байт 
							commtype<=data8[2:0]; // запомним полученную команду
							if (commtype==`NOP) wait_add_byte<=0; // у команды NOP нет доп. байта

						end else // получаем дополнительный байт команды
								begin
									wait_add_byte<=0; // следующий принимаемый байт - команда
									case (commtype)
				 					  `SET_L8:  begin  // принимаем младшие 8 бит адреса для чтения
													adr_value[7:0]<=data8[7:0];
												end	
						        
									  `SET_M8:  begin	// принимаем средние 8 бит адреса для чтения
													adr_value[15:8]<=data8[7:0];
												end
						        
									  `SET_H8:  begin	// принимаем старший бит адреса для чтения
													adr_value[16]<=data8[0];
												end
						        
									`RAM_READ:  begin	// принимаем шаг приращения адреса для чтения
													adr_step<=data8;
												end
		
									`ADC_SYNC:  begin
												end
						        
								   `ADC_START:  begin
												end				        
									endcase
								end
				end else // здесь у нас wr=0
						begin		// чтение из памяти
							adr_ram<=adr_value; 	// выдадим адрес для операции чтения
							ram_wr<=1;  // операция чтения
							ram_oe<=0;  // строб
						end
		end

			else  // при спаде импульса по cs
				begin
					if (int_wr==1) // у нас была операция чтения ?  
						begin
							if (commtype==`RAM_READ)
								begin
									ram_oe<=1;  // отключим чтение с SRAM								
									adr_value<=adr_value+adr_step; // прирастим адрес для чтения на шаг
								end	
						end
				end
end

module DC_BCD_to_7SEG(
input wire [3:0] in,
//reg [6:0] out,
output reg A, B, C, D, E, F, G );

// Здесь назначим соответствие выходных проводов их позиции в переменной out
assign out[0] = A;
assign out[1] = B;
assign out[2] = C;
assign out[3] = D;
assign out[4] = E;
assign out[5] = F;
assign out[6] = G;

always @*
begin
	case(in)
// Этот код для индикаторов с общим КАТОДОМ, на аноды подаём "1"
	   0:	out = 7'b0111111;
	   1:	out = 7'b0000110;
	   2:	out = 7'b1011011;
	   3:	out = 7'b1001111;
	   4:	out = 7'b1100110;
	   5:	out = 7'b1101101;
	   6:	out = 7'b1111101;
	   7:	out = 7'b0000111;
	   8:	out = 7'b1111111;
	   9:	out = 7'b1101111;
		default:
				out = 7'b0001000; // зажигаем нижний сегмент если код выходит за диапазон [0...9]
   	endcase

// Так как у меня индикатор с общим анодом придётся инвертировать уровни на выходах
assign out = ~out;

end
endmodule 

out [6:0]