Sidebar

Смотрите

  • Шасси Марсохода
  • FPGA блог
  • Форум
  • Платы FPGA
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Тэги

шаговый двигатель HDMI RTL Viewer шаговый мотор Quartus II USB HOST decoder Marsohod3GW ПЛИС USBTerm Verilog HDL FTDI машинка miner SignalTap амплитудная модуляция Syntacore Марсоход частотомер Modelsim CPLD анализатор протокола USB симуляция River Raid Marble Machine Уроки Verilog HDL blake8 схемотехника 7-segment FPGA Altera печатная плата 3D дисплей протокол процессор ARM Микрофон полифония MIPSfpga FIFO Altera CPLD UFM module анимация игрушки АЦП JTAG New Year Tree OrangePi-PC2 Forth плата Марсоход DETFF dumpfile ALTERA

Комментарии

  • Компиляция bootloader для системы Syntacore RISC-V Scr1

    kirill70674 08.06.2025 15:43
    Без указания флага FLAGS_MARCH=rv3 2i_zicsr при вызове Makefile не компилируется.

    Подробнее...

     
  • RISC-V для платы Марсоход3bis

    kirill70674 07.06.2025 20:01
    Просьба заменить ссылки на сабмодули в репозитории github.com/marsohod4you/scr1 (https://github.com/marsohod4you/scr1) ...

    Подробнее...

     
  • Базовые принципы построения FIFO.

    Alex777 22.05.2025 05:59
    Где статья то? Вода какая то. Херня полная

    Подробнее...

     
  • Точное измерение интервалов времени с помощью ПЛИС

    Andrei 19.05.2025 06:09
    Объясните, пожалуйста, один важный момент. Не пинайте сильно, но не доходит истина. Как сам понимаю ...

    Подробнее...

     
  • Блог новичка: Hello World

    Ярослав 20034 24.04.2025 11:34
    :lol: :-) ;-) 8)

    Подробнее...

На форуме

    • file
    • Еще одна безадресная архитектура, почему нет.
    • в Наш форум / Проекты пользователей
    • от zzeng2
    • 10 ч. 33 мин. назад
МАРСОХОД

Open Source Hardware Project

  • Программатор MBFTDI
    • SVF player
    • Драйвер Quartus II
    • Режим USB-to-COM
    • Режим BitBang
  • Марсоход
  • MA3128
  • Марсоход3GW2
  • Марсоход2bis
  • Марсоход2RPI
  • Марсоход3

Язык описания аппаратуры Verilog HDL

verilog hdl

Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем.

Язык Verilog был разработан в 1984-1985 году Филом Морби (Phil Moorby) во время его работы в компании Gateway Design Automation. Тогда же появился первый Верилог симулятор: Verilog-XL. Позже компанию Gateway купила Cadence Design Systems и в 1990-м сделала Verilog HDL публичным достоянием. В 1995-м году я зык стал стандартом IEEE-1364-1995, IEEE Standard Hardware Description Language Based on the Verilog(R) Hardware Description Language.

Скачать:

Verilog HDL spec, IEEE-1364-1995 ( 3012837 bytes )

Позднее появилась "расширенная" версия языка - это SystemVerilog, разрабатываемый Accellera (www.accellera.org). В SystemVerilog упор сделан на верификацию проектов, язык содержит элементы объектно-ориентированного программирования.

Язык Verilog HDL - это не VHDL. VHDL - это совсем другой язык, хотя и служит тем же целям - описание, моделирование, синтез аппаратуры.

На нашем сайте мы уделяем довольно много внимания языку Verilog HDL - он довольно прост в освоении, позволяет довольно быстро понять основные принципы разработки цифровых микросхем.

Используйте текстовое описание аппаратуры! Не используйте графическое и схемное описание! Есть много причин, почему текстовое описание имеет преимущество. 

Чтобы Вы могли быстрее освоить язык Verilog мы подготовили несколько уроков:

  • Часть 1. Базовые типы источников сигнала в языке Verilog HDL - это wire, reg, шины. Группирование логики в модули (module / endmodule). Входные и выходные сигналы модулей (input, output, inout).
  • Часть 2. Простейшие модули AND, NAND, OR, NOR, XOR, XNOR, NOT. Установка экземпляров модулей и соединение их проводами. Иерархия модулей в языке описания аппаратуры Verilog HDL.
  • Часть 3. Арифметические и логические действия в языке Verilog. Операторы сложения и вычитания (+ , -) , логический и арифметический сдвиг ( << , >> , >>> ), битовые операции ( & , | , ^, ~ ), булевые операции ( && , || , ! ), операторы редукции, условного выбора ( ? ) и сравнения.
  • Часть 4. Поведенческие блоки. Конструкции always, if-else, case-endcase, циклы for(...).
  • Часть 5. Синхронная логика и триггера в Verilog HDL. Блокирующее и не блокирующее присваивание.

Еще, все наше краткое описание можно выкачать сразу в виде одного PDF файла:

Введение в Verilog ( 473115 bytes )

Отдельная тема, тем не менее связанная с Verilog - это симуляция проектов. Мы рекомендуем для функциональной симуляции проектов простое и эффективное средство Icarus Verilog + GtkWave - это компилятор, симулятор и средство просмотра временных диаграмм. 

Мы рассказываем, как использовать эти инструменты.

Статья Verilog System Tasks поможет понять, как лучше использовать Verilog симулятор, как выводить отладочные диагностические сообщения и как читать и писать в файл. Интерфейс Verilog VPI позволяет связать симулятор Verilog и программы, написанные на других языках, например, C/C++.

Особенности программирования на языке Verilog и возможные типичные ошибки описаны в статье Verilog Gothcas.

Чтобы читателям было проще понять, как язык программирования Verilog может описывать цифровые схемы мы готовим ряд статей, которые показывают соответствие языковой конструкции и соответствующего графического представления схемы.

Мы называем этот раздел сайта "Verilog в картинках":

Фильтры
Список материалов в категории Язык описания аппаратуры Verilog HDL
Заголовок Дата создания Просмотры
Описание Мультиплексора на Verilog HDL 19 апреля 2011 Просмотров: 86821
Триггер (регистр) в языке Verilog HDL 20 апреля 2011 Просмотров: 77672
Выделение момента изменения сигналов на Verilog 20 апреля 2011 Просмотров: 57868
Описание счетчиков на Verilog 26 апреля 2011 Просмотров: 96660
Декодер на Verilog HDL 28 ноября 2011 Просмотров: 38472
Дешифратор на Verilog HDL 01 декабря 2011 Просмотров: 71209
Демультиплексор на Verilog 05 декабря 2011 Просмотров: 45441
Синхронизатор сигнала для CDC на Verilog 24 февраля 2012 Просмотров: 36656
Преобразование кода Грея в двоичное число на Verilog HDL 12 апреля 2012 Просмотров: 58970
Счетчик в коде Грея на Verilog HDL 12 апреля 2012 Просмотров: 35408
Реализация SIN и COS на Verilog 22 мая 2012 Просмотров: 76308
Сумматор с переносом на Verilog HDL 04 марта 2013 Просмотров: 50550
Разворот бит в шине на Verilog 23 сентября 2018 Просмотров: 23096

Смотрите

  • Шасси Марсохода
  • FPGA блог
  • Форум
  • Платы FPGA
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Подписка

feed1

Тэги

MAX10 Altera MAX II Марсоход3 лабораторная Verilog FPGA Cyclone III MIPSopen Quartus II 7-segment Amber Verilog HDL Астротрекер FPGA видеоадаптер последовательный порт Cyclone3 ПЛИС memtest web server Forth Syntacore Марсоход3bis testbench кросс-компилятор HDMI Altera Quartus II сумматор beam-robot ModelSim Гирлянда button управление epm7032S hello-world USB host SPI FLASH проект Quartus II ENDDR RISC-V breadboard USB receiver Python DipTrace Active Serial Altera RTLViewer космос цены Gray Code фреймбуффер

Комментарии

  • Компиляция bootloader для системы Syntacore RISC-V Scr1

    kirill70674 08.06.2025 15:43
    Без указания флага FLAGS_MARCH=rv3 2i_zicsr при вызове Makefile не компилируется.

    Подробнее...

     
  • RISC-V для платы Марсоход3bis

    kirill70674 07.06.2025 20:01
    Просьба заменить ссылки на сабмодули в репозитории github.com/marsohod4you/scr1 (https://github.com/marsohod4you/scr1) ...

    Подробнее...

     
  • Базовые принципы построения FIFO.

    Alex777 22.05.2025 05:59
    Где статья то? Вода какая то. Херня полная

    Подробнее...

     
  • Точное измерение интервалов времени с помощью ПЛИС

    Andrei 19.05.2025 06:09
    Объясните, пожалуйста, один важный момент. Не пинайте сильно, но не доходит истина. Как сам понимаю ...

    Подробнее...

     
  • Блог новичка: Hello World

    Ярослав 20034 24.04.2025 11:34
    :lol: :-) ;-) 8)

    Подробнее...

На форуме

    • file
    • Еще одна безадресная архитектура, почему нет.
    • в Наш форум / Проекты пользователей
    • от zzeng2
    • 10 ч. 33 мин. назад

Реклама