FPGA & CPLD Блог
САПР Altera Quartus II / Quartus Prime, язык Verilog HDL, ПЛИС Cyclone III, Cyclone IV, MAX II, MAX10.
Платы разработчика серии Марсоход, Марсоход2, Марсоход3.
Точное измерение интервалов времени с помощью ПЛИС
- Подробности
- Категория: Проекты Altera Quartus Prime для платы Марсоход3
- Создано 17 Апрель 2017
- Автор: nckm
- Просмотров: 4543
Предположим есть задача - измерить время распространения сигнала в линии задержки, как на рисунке выше.
Самый простой и очевидный способ измерения требует высокой частоты проекта. Период тактовой частоты измерений - это эталонный интервал, с помощью которого производятся измерения. Считаем сколько в измеряемом интервале времени укладывается эталонных периодов тактовой частоты, умножаем полученное число на период тактовой частоты и получаем значение времени. Таким образом, получается, что чем меньше период частоты, используемой для измерений, тем точнее измерения.
Частоты, используемые в проектах для ПЛИС, - это обычно 100-200МГц, пусть 300МГц. По технической спецификации Cyclone IV (speed grade C8) и MAX10 (C8) максимальная частота Clock Tree Performance внутри ПЛИС: 402 MHz. Это примерно соответствует периоду 2,5 наносекунды. Получается, что точнее 2,5 наносекунды интервалы и не измерить?
А что если использовать динамическое изменение фазы тактовой частоты с PLL ПЛИС? Про изменение фазы тактовой частоты PLL я писал в предыдущей статье. Если настроить частоту Fvco близкую к предельной, а у PLL ПЛИС Альтеры это 1300МГц, то сдвигать фазу отдельного выхода PLL можно на очень малые углы, ведь разрешение по фазе у PLL - это 1/8 периода Fvco.
Идея измерителя интервалов состоит в следующем. Берем с PLL ПЛИС две тактовых частоты с одинаковым периодом. Это будет два независимых клоковых домена. На первой частоте работает схема, которая запускает тестовый импульс, а на второй тактовой частоте работает схема, которая "ловит" ответный импульс после измеряемой линии задержки. Измерение проводится серией попыток. Каждая новая попытка измерения делается со сдвигом фазы первой тактовой частоты. Сдвигать фазу буду примерно на 100 пикосекунд. Попыток придется сделать довольно много. Сдвигать фазу я буду многократно в одну сторону, а потом многократно в обратную сторону, чтобы вернуться в исходное состояние фаз тактовых частот.
Эта анимация иллюстрирует предлагаемый метод измерений.
Я делаю проект для платы Марсоход3bis, ПЛИС MAX10, однако его можно адаптировать для других ПЛИС. Проект написан на Verilog HDL и компилируется в среде Intel Quartus Prime Lite Edition. Далее подробней о проекте.
Динамический сдвиг фазы частоты с PLL
- Подробности
- Категория: Разное
- Создано 13 Апрель 2017
- Автор: nckm
- Просмотров: 4113
У нас на сайте уже была пара статей про PLL.
PLL - это, если говорить просто, встроенный в ПЛИС генератор тактовых частот. Он позволяет из одной входной тактовой частоты синтезировать несколько других с иной заданной частотой, скважностью и, при желании, с некоторым начальным сдвигом фазы.
Наша статья "Использование PLL" довольно подробно рассказывала как создать и настроить PLL в Altera Quartus II MegaWizard PlugIn-Manager. С тех пор прошло довольно много времени и теперь, в Quartus Prime, доступ к визарду осуществляется через пункт меню Tools => IP Catalog. Модуль PLL создается с помощью этого каталога. В нем выбираете Library => Basic Functions => Clocks; PLLs and Resets => PLL => ALTPLL. Остальные настройки - все как и раньше.
Сейчас я хочу рассказать о возможности динамически сдвигать фазу тактовой частоты PLL. Эта возможность есть в PLL таких FPGA, как Cyclone III, Cyclone IV, в MAX10 и других. Сказать по правде я и сам вот только что ознакомился с этой функцией в PLL. Просто раньше у меня в этом не было никакой необходимости, а сейчас появился проект, где это может понадобиться. Сдвиг фазы PLL - это похоже единственный способ аккуратно управлять задержками сигналов.
Давайте попробуем поэкспериментировать с фазой тактовой частоты.
Нам понадобится оригинальная документация компании Altera/Intel https://www.altera.com/en_US/pdfs/literature/hb/max-10/ug_m10_clkpll.pdf
Итак, в визарде есть закладка под номером 2: PLL Reconfiguration. там внизу ставим галочку: Create optional inputs for dynamic phase reconfiguration.
Как только ставим галочку, то слева визард показывает блок PLL и в нем появляются новые входы и выходы, которых раньше не было.
Это входы
- phasecounterselect[2..0]
- phaseupdown
- phasestep
- scanclk
и выход
- phasedone
С помощью этих сигналов можно управлять фазами любой выходной тактовой частоты PLL.
Мы не можем жить без космоса
- Подробности
- Категория: Разное
- Создано 12 Апрель 2017
- Автор: nckm
- Просмотров: 1147
Режиссер и сценарист: Константин Бронзит
Продюсер: Александр Боярский, Сергей Сельянов
Композитор: Валентин Васенков
Художник: Роман Соколов
Россия, 2014
12 апреля. День Космонавтики. Поздравляем.
Симуляция АЦП в ПЛИС MAX10.
- Подробности
- Категория: FPGA & CPLD блог
- Создано 13 Март 2017
- Автор: nckm
- Просмотров: 3137
Есть простой способ симуляции АЦП, встроенной в ПЛИС Intel MAX10. Если сказать точнее, то существует простой способ симулировать выходные данные АЦП в среде ModelSim.
Сейчас расскажу, как это сделать.
Когда в проекте для FPGA MAX10 нужен компонент АЦП, то он создается через пункты меню Tools => IP Catalog, далее в списке выбираем Library => Processors and Periferials => Altera Modular ADC core. Далее открывается IP Parameter Editor, где задаются конкретные параметры и нужная конфигурация модуля АЦП. Довольно подробно про это рассказано в описании проекта Использование встроенного в Altera MAX10 АЦП.
Как показано на рисунке выше, на этапе редактирования IP параметров для АЦП можно указать путь к текстовому файлу, который будет содержать отсчеты АЦП, которые увидит потом ModelSim во время симуляции.
Интел анонсировала выпуск новых FPGA Cyclone 10
- Подробности
- Категория: Разное
- Создано 15 Февраль 2017
- Автор: nckm
- Просмотров: 3238
Компания Intel анонсировала выпуск FPGA Cyclone 10GX и Cyclone 10LP.
Две новых серии ПЛИС получили два новых лозунга. Для Cyclone 10GX - это "Удвоенная производительность за пол-цены".
Для Cyclone 10LP - "В 2 раза меньше энергопотребление за пол-цены".
Cyclone 10GX - это микросхема ПЛИС для организации высокоскоростных соединений. В самой простой 10CX085 будет 4 тринсивера 10,3Gbps и даже встроенный аппаратный блок PCIExpress до Gen2 x4. Кроме того, здесь будут встроенные аппаратные умножители/сумматоры с одинарной точностью и встроенный аппаратный контроллер DDR3. Микросхема выполнена по технологии TMSC 20 nm. Подробнее можно почитать про эти ПЛИС на сайте Intel: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cyclone-10/aib-01028.pdf
Микросхема Cyclone 10LP будет поскромнее. Однако, ее главная особенность - это низкое энергопотребление.
Напряжение питания ядра 1.0V или 1.2V. Краткое описание: https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cyclone-10/aib-01029.pdf
Интересно сравнить "комплектацию" новых Cyclone 10LP и старых Cyclone III.
Выдержки из документации на обе микросхемы представлены ниже.
Подкатегории
- Проекты Altera Quartus II для платы Марсоход
- Проекты Altera Quartus II для платы Марсоход2
- Проекты Altera Quartus Prime для Марсоход2RPI
- Проекты Altera Quartus Prime для платы Марсоход3
- Язык описания аппаратуры Verilog HDL
- ARM System-on-Chip
- Проект графического терминала USBTerm
- Разное
- MIPSfpga в плате Марсоход3
