ТЕМА:

В модуле триггера вместо отсчетов АЦП можно хранить сразу результаты сравнений с порогом: S=(U-Uпорог), и делать обычный выделитель фронта. Выбор передний/задний можно через "исключающее ИЛИ" (получается "управляемый" инвертор).

with пишет:

Leka пишет:

with пишет: Я предполагаю что ваш рисунок относится к механизму получения эквивалентной выборки - искусственного наращивания разрешения по горизонтали.

Именно. И только в этом случае имеет смысл использовать отдельный внешний компаратор. Он не нужен, если достаточно определять сам факт перехода сигнала порогового уровня (уровня синхронизации) между двумя отсчетами АЦП, без детализации момента перехода.
"Внутренний" триггер так делается, например. ПЛИС хранит в регистрах пороговое значение U0, и 2 последних отсчета АЦП U1 и U2 (обновляются каждый такт). Каждый такт считается: (U1<U0)&(U2>=U0), это и есть значение триггера (положительный фронт "внутреннего" компаратора).

А как вы предлагаете реализовать синхронизацию по двум фронтам на выбор: задний или передний ?
через инвертор ?

Ну да. А еще лучше поменять местами уменьшаемое и вычитаемое. Можно понаделать кучу вариантов триггеров и реагировать на тот из них, который выбрал пользователь. Заметьте, что если триггер требует много тактов для "принятия решения срабатывать или нет", то при наличии буфера это никак не отразится на картинке, не приведет к потере данных. Тем более, что существуют схемы синхронизации когда реакция происходит на завершение какого-то паттерна.

Chaosorg пишет:
Ну да. А еще лучше поменять местами уменьшаемое и вычитаемое. Можно понаделать кучу вариантов триггеров и реагировать на тот из них, который выбрал пользователь. Заметьте, что если триггер требует много тактов для "принятия решения срабатывать или нет", то при наличии буфера это никак не отразится на картинке, не приведет к потере данных. Тем более, что существуют схемы синхронизации когда реакция происходит на завершение какого-то паттерна.

В конечном счете, одно другому не мешает.
Наличие внешнего триггера не отменяет возможность создания внутреннего с наворотами.

Leka

В модуле триггера вместо отсчетов АЦП можно хранить сразу результаты сравнений с порогом: S=(U-Uпорог), и делать обычный выделитель фронта. Выбор передний/задний можно через "исключающее ИЛИ" (получается "управляемый" инвертор).

Собственно - как узнаем что синхро случилось по конкретно спадающему или нарастающему фронту ? сравнением предыдущей выборки с выборкой на момент синхронизации ?


Вот что пока вылизываю в симуле:


Мда .. как всегда .. ограничение в 10х10 пикс для вложенных фоток придает бодричка :unsure:

Схематика

АЧХ предваря. Предварь собран на LT1395, Ку = 6дБ.

На вход предваря подается ЧМ сигнал от полосой в 800МГц , Растянуто

Работа триггера на компараторе LTC6752
Триггер укакивается при 130 МГц, в принципе этого достаточно.

Пришли АЦПшки наконец то. Аж целых две штуки :)
И еще проц STM32F437Z
Так же навел немного ясности с предварем.
Сейчас на распутье выбора буфферной памяти для АЦП.
Первый кандидат IS61LPS51236A-200TQLI - 18Mbit, 512k x 36bit, 200MHz
Второй Idt71v35761s166pfg - 4Mbit, 128k x 36bit, 166MHz.
Разница в цене - 2 раза.
Кому доводилось работать с такой большой синхронной sram памятью - какие подводные камни ждут ?

А еще наконец то пришел долгожданный логический анализатор TLA715 - так что ушел с ушами в его профилактику :)

with пишет: Пришли АЦПшки наконец то. Аж целых две штуки :)
...
Так же навел немного ясности с предварем.
...

а для чего у этих АЦП два 8 битных выхода данных?

и какой будет "предварь"?

Chaosorg пишет:
а для чего у этих АЦП два 8 битных выхода данных?

и какой будет "предварь"?

У этих АЦП мультиплексированный выход, по этому две 8 битных линии. Это позволяет читать данные с АЦП на частоте вдвое ниже тактируемой.
Правда и поднимает количество задействованных линий :)

Входной делитель будет на реле, после него управляемый усилитель на AD8730

Тема "слегка" подморозилась ..
На данный момент у меня есть вся комплектация ( 99% ) необходима для конструирования входного буфера осла.
В свободное время рисую плату на которой предстоит выявить все подводные камни и косяки. Плата четырехслойная. Блок схема для этой платы ниже.
Собственно эта плата будет представлять из себя входной аттенюатор полностью и буфер сэмплов. Буфер будет реализован на базе плис ep3c25 и банки памяти sram на 9мбит.
Данные с этой платы по средству 40бит шины будут отгружаться на другую плату тоже с плис и различной пользовательской периферией ( китайская дев-борда на ep4 камне ) где уже будет финишная обработка.
Вот как то так обстоят дела на данный момент.

with пишет: Собственно эта плата будет представлять из себя входной аттенюатор полностью и буфер сэмплов. Буфер будет реализован на базе плис ep3c25 и банки памяти sram на 9мбит.
Данные с этой платы по средству 40бит шины будут отгружаться на другую плату тоже с плис и различной пользовательской периферией ( китайская дев-борда на ep4 камне ) где уже будет финишная обработка.

Ног/слоев может не хватить из-за разного рода ограничений - часть I/O банков ПЛИС м/б медленные, рядом с LVDS д/б свободные пины, и тп. А тактовая большая. Скоростной дизайн надо сначала в Квартусе проверять с конкретно назначенными пинами, чтобы потом сюрпризов не было.
Не вижу никакого смысла во внешнем буфере на 1М отсчетов, если "финишная" обработка предполагается на другой плате - тогда лучше потратить ноги на передачу непрерывного потока семплов на полной скорости на другую плату по LVDS. И начинать с использования внутренней памяти ПЛИС.

with пишет: В свободное время рисую плату на которой предстоит выявить все подводные камни и косяки. Плата четырехслойная.

Это будет штучное домашнее устройство с многослойной платой? Можно подробнее (что за технология), если это так?

Leka пишет: Ног/слоев может не хватить из-за разного рода ограничений - часть I/O банков ПЛИС м/б медленные, рядом с LVDS д/б свободные пины, и тп. А тактовая большая. Скоростной дизайн надо сначала в Квартусе проверять с конкретно назначенными пинами, чтобы потом сюрпризов не было.
Не вижу никакого смысла во внешнем буфере на 1М отсчетов, если "финишная" обработка предполагается на другой плате - тогда лучше потратить ноги на передачу непрерывного потока семплов на полной скорости на другую плату по LVDS. И начинать с использования внутренней памяти ПЛИС.

По поводу скоростного дизайна не понял, что Вы имеет в виду, ибо самой программы даже в начальном виде у меня еще нет.
В ПЛИС что хочу заложить в буфер - 215 пользовательских ног и из них больше половина умеют LVDS, но мне столько не надо. А вот с памятью в этом камне туговато .. около 7КБ, по этому внешняя память на 1МБ.
Что мне нужно в конечном итоге - это получить стартовую макетную плату на которой можно будет начинать отладку программы и устройства в целом. Внешнюю память купил специально самую быструю на 200МГц разрядностью в 36б, это даст хорошую гибкость проекту + позволит уже на начальном этапе заложить азы работы с внешней синхронной статической памятью.
Согласитесь лучше когда память уже разведена на плате и всегда доступна для экспериментов, нежели когда её нет и приходится ограничивать себя ...
Я полагаю я справлюсь с разводкой, многослойные платы приходилось уже рисовать, правда по проще.
Ног циклону пока хватает и даже еще остаются.
По поводу финишной обработки - дело в том что вторая плата на четвертом циклоне - китайская девборда имеет на борту видео ЦАП + гиговый лан + 128МБ SDRAM + 64МБ флэш и представляет из себя уже законченное устройство, в тело которого я не могу вшить весь ослографический обвес, на ней мне доступно всего 30 LVDS пар и немного простых пинов. По этой причине я решил юзер - оболочку отдать второй плате, а все что связанно с измерениями скучковать на первой плате.
Вот как то так.

Chaosorg
Да, это будет многослойная макетная плата фактически заточенная под этот проект. Очевидно что в последствии будет и вторая и наверное и третья версия платы.
Для начала надо все собрать в одну кучу - на одной плате, чтоб получить точку опоры и относительно неё уже двигаться дальше.
Технология 18мкн, 4 слоя. Внутренние слои под питание, наружные сигнальные.
На данный момент заканчиваю рисовать базу компонентов, рисую в Eagle, сейчас заканчиваю с ep3c25.