Простые советы по стилю Verilog

Навеяно комментариями в блоге.
Вообще-то, в языке Verilog, который я всячески пропагандирую, действительно есть странные места, от которых у начинающих программистов происходит «вынос мозга». Часто путанница связана с wire и reg – где и когда их можно или нужно писать.
Все было бы более или менее понятно, если бы reg всегда обозначал одно и то же. Например, если бы reg в программе Verilog однозначно соответсвовал бы триггеру в схеме, то изучить язык было бы легче. Это имхо.
Увы, язык Verilog HDL «очень гибкий» и из-за этого не все так просто. Иногда (и часто), присвоение значения регистру reg не порождает тригер в схеме.




Подробнее...